Thermische Analyse am Beispiel eines DC/DC-Wandlers

Eine Ursache von Bauteileausfällen ist meist eine zu starke Erwärmung im Betrieb. Am Beispiel eines DC/DC-Wandlers mit Leistungs-MOSFETs zeigt der Artikel, was zur korrekten thermische Analyse wichtig ist.

Eine entscheidende Voraussetzung zur korrekten thermischen Analyse ist es, im Datenblatt die thermischen Angaben beispielsweise eines Gleichspannungswandlers richtig zu interpretieren. Die Datenblätter der meisten Leistungsbausteine enthalten Wärmewiderstands-Tabellen und Wärmebild-Aufnahmen (Bild 1), die den Entwickler bei ihrer thermischen Analyse unterstützen. Doch sind die enthaltenen Informationen nicht immer unmittelbar und einfach zu verstehen.

Nachfolgend enthält der Artikel Annahmen, die Analog-Entwickler bei der thermischen Analyse zugrunde legen. Auf die Auswertung jeder Annahme folgen Erkenntnisse, die beim Entziffern der im Datenblatt tatsächlich vorgefundenen thermischen Angaben helfen. Der Baustein, für den die Analyse durchgeführt wird, ist ein für hohe Ausgangsströme von 20 bis 30 A bei einer niedrigen Ausgangsspannung und 12 V Eingangsspannung ausgelegter Gleichspannungswandler.

Typische Stromversorgungsarchitektur für PoL-Anwendungen

Der Abschnitt mit thermischen Informationen im Datenblatt findet sich meist vor dem Teil mit den elektrischen Kenndaten. Die Tabelle enthält die thermischen Angaben aus dem Datenblatt des TPS543C20 im 5 mm x 7 mm großen QFN-Gehäuse Quad-Flat, No-lead [1]. Weiterführende Informationen über die angegebenen thermischen Kenndaten gibt es im Applikationsreport „Semiconductor and IC Package Thermal Metrics“ [2].

Analog-Entwickler können der Tabelle entnehmen, dass der Wärmewiderstand zwischen Sperrschicht und Umgebung 28,9 K/W beträgt. Wenn z.B. die maximale Umgebungstemperatur innerhalb des Systems bei 65 °C und die maximale empfohlene Betriebstemperatur bei 125 °C liegt, beträgt die geschätzte zulässige Verlustleistung des DC/DC-Wandlers entsprechend der Spezifikation von R_θJA 2,07 W (125 - 65/28,9).

Damit diese einfache Analyse zutrifft, muss davon ausgegangen werden, dass ein High-K-Board gemäß JEDEC-Spezifikation (Joint Electron Device Engineering Council) zum Einsatz kommt. Im Prinzip ist ein High-K-Board eine 1,6 mm dicke, vierlagige Leiterplatte mit 2-Unzen-Kupferkaschierung auf der obersten und der untersten Lage sowie einer 1-Unzen-Kaschierung auf den Innenlagen sowie einer Kupferfläche von 74,2 mm x 74,2 mm. Die Pins des Bausteins sind über 0,25 mm breite und 25 mm lange Leiterbahnen, die einen einheitlichen Abstand von nicht mehr als 2,54 mm haben, mit dem Außenrand der Leiterplatte verbunden. Erst einmal unbeantwortet bleiben die Fragen, was die übrigen thermischen Angaben in der Tabelle bedeuten und welche Aussagekraft sie für ein High-K-Board haben.

Wärmetransport vom IC über die Leiterplatte

Der Wärmewiderstand zwischen Sperrschicht und Umgebung (R_θJA) ist der am meisten angegebene (und am häufigsten falsch angewandte) thermische Kennwert. Hierzu sei auf den Unterschied zwischen dem ersten Wert in der Tabelle (Wärmewiderstand zwischen Sperrschicht und Umgebung) und dem letzten Wert (Wärmewiderstand zwischen Sperrschicht und Gehäuseunterseite) hingewiesen. Von dem insgesamt 28,9 K/W betragenden Wärmewiderstand entfallen nur 1 K/W auf das Innere des Gehäuses. Somit betreffen nur etwa 3% des Wärmewiderstands den Transport der Wärme von den Leistungs-MOSFETs an den Masseanschluss der Leiterplatte und die Oberfläche des ICs. Bei den verbleibenden 97% geht es um den Wärmetransport vom IC über die Leiterplatte, also die Ausbreitung der Wärme über die Massefläche und die Leiterbahnen an der Oberfläche und in die umgebende Fläche.

Der 27,9 K/W betragende Wärmewiderstand setzt sich aus mehreren Komponenten zusammen. Der erste Teil, auf den man als Entwickler nur sehr wenig Einfluss hat, ist der Wärmewiderstand von der Leiterplatte an die umgebende Luft. Ohne Luftstrom besitzt jeder Quadratmillimeter einer mit Lötstoppmaske versehenen FR4-Leiterplatte einen Wärmewiderstand zur Luft von etwa 65.000 K/W. Das ergibt für die 74,2 mm x 74,2 mm große JEDEC-Platine einen Wert von etwa 12 K/W.

Größere Leiterplatten schneiden zunehmend besser ab, aber weitere Wärmequellen in unmittelbarer Nähe haben dann zunehmend Einfluss auf die von der Leiterplatte abgegebene Energie. Der laterale Wärmefluss durch das Kupfer der Leiterplatte reduziert die abgeführte Wärme in mehr als 35 mm Entfernung vom IC. Diese zweite Komponente des Wärmewiderstands, auf die der Großteil der verbleibenden 15,9 K/W entfällt, resultiert aus dem lateralen Wärmefluss und ist der Bereich, in dem man als Entwickler die meisten thermischen Verbesserungen erzielen kann.

Neubetrachtung des JEDEC-Leiterplatten-Designs

Bei der inneren Massefläche des High-K-Boards handelt es sich lediglich um eine einzige 1-Unzen-Kupferlage (1 Unzen entspricht 28,35 Gramm), über die der Großteil der aus dem Thermal-Pad unterhalb des Gleichspannungswandlers entnommene Wärme abgeführt wird. Eine zweite 1-Unzen-Massefläche auf der Leiterplatte kann den lateralen Wärmewiderstand problemlos halbieren; weitere Masseflächen auf der Leiterplatte verringern den lateralen Wärmewiderstand weiter.

Bei den Außenlagen, die die Verbindung zu den Pins des Wandlers auf dem JEDEC-Board herstellen, handelt es sich nicht um Kupferfüllflächen, sondern um 0,25 mm breite Leiterbahnen, auch wenn benachbarte Gehäuse-Pins für die Verbindung mit einer gemeinsamen Kupferfüllfläche vorgesehen sind. Die Leiterbahnen fächern von dem 0,3-mm-Anschlussraster des ICs auf einen Abstand von 2,54 mm am Rand der Leiterplatte aus. Diese Leiterbahnstruktur weist gegenüber einer durchgehenden Kupferfläche einen zwei- bis viermal höheren lateralen Wärmewiderstand auf.

Bei Leistungsbausteinen wie dem TPS543C20 im PowerStacked-Clip-QFN-Gehäuse (Bild 2) sind die Anschlüsse PVIN, GND und SW über breite und dicke Kupferklemmen mit den Leistungs-MOSFETs verbunden. Kupferfüllflächen an diesen Pins können den lateralen Wärmefluss von den FETs über die Leiterplatte und weiter an die umgebende Luft entscheidend verbessern.

ψ_JT und thermische Messungen an der Bauteil-Oberseite

Verwendet man eine 2-Unzen-Kupferschicht für die oberste Lage und Kupferfüllflächen an den Pins PVIN, GND und SW und verbindet das Thermal Pad des Bausteins mit mindestens zwei 1-Unzen-Masseflächen, dann verringert sich der 15,9 K/W betragende thermische Ausbreitungswiderstand um 50% bis 70%. Der tatsächliche R_θJA-Wert reduziert sich dadurch vom JEDEC-Referenzwert von 28,9 K/W auf 20 K/W. Interessant ist nicht nur, dass der ψJT-Wert so gering ist, obwohl der tatsächliche Wärmewiderstand zur Gehäuseoberseite so groß ist, sondern auch die Tatsache, dass sich die Die-Temperatur jetzt effektiv über die Gehäuseoberseite messen lässt. Der sehr geringe ψJT-Wert erklärt sich daraus, dass beinahe keine Wärme von der Oberseite des Gehäuses an die umgebende Fläche fließt.

Wie erwähnt, beträgt der thermische Widerstand der Leiterplatte 65.000 K/W für 1 mm² Fläche. Die Gehäuseoberseite besitzt in etwa den gleichen Wärmewiderstand, ist jedoch wesentlich kleiner. Die 30 mm² messende Gehäusefläche weist einen Wärmewiderstand von etwa 2000 K/W (bzw. rund 1000 K/W bei Zwangsbelüftung) auf, sodass wirklich nur sehr wenig Wärme über die Oberseite des Gehäuses fließt. Der hohe Wärmewiderstand zwischen Gehäuseoberseite und Umgebung macht es möglich, die Gehäuseoberseite als sehr gute Näherung für die Die-Temperatur zu verwenden.

Effizienz der Kühlung der Gehäuseoberseite

Häufig stellt sich an dieser Stelle die Frage nach der Kühlung der Gehäuseoberseite. Diese hätte tatsächlich gewisse Vorteile, jedoch wird ihre Effektivität durch die geringe thermische Oberfläche des Wandlers eingeschränkt.

Da die Wärme auf einer Fläche von rund 10 mm² auf einer Seite des Gehäuses anfällt, bewirkt eine 0,1 mm starke Schicht Wärmeleitpaste einen Wärmewiderstand von 5 bis 10 K/W. Bei einer 0,2 mm starken Super-Thermal-Lückenfüllung beträgt der Wärmewiderstand etwa 20 K/W, während konventionelle Lückenfüllungen einen vier- bis zehnmal höheren Wärmewiderstand aufweisen. Verglichen mit dem über die Leiterplatte führenden Wärmepfad von etwa 20 K/W kann also über das Gehäuse nur sehr wenig Wärme abgeführt werden, solange die Entwärmung nicht über eine dünne Schicht Wärmeleitpaste direkt an einen Kühlkörper erfolgt.

Annahmen zu verschiedenen Bauteilgehäusen

Eine weitere häufig gestellte Frage bezieht sich darauf, ob die Techniken, mit denen sich der R_θJA-Wert des PowerStacked-Clip-QFN-Gehäuses reduzieren lässt, bei anderen Gehäusebauarten eine ähnliche Verringerung des Wärmewiderstands bewirken können. Dies kann natürlich versucht werden, aber die Effektivität solcher Maßnahmen hängt davon ab, inwieweit das JEDEC-Board den Wärmeableitweg von der Sperrschicht an die Umgebung bei diesen anderen Gehäusen einschränkt.

Nicht bei allen Gehäusen lässt sich der thermische Ausbreitungswiderstand der Leiterplatte in realen Designs so effektiv verbessern wie bei der PowerStack-Clip-QFN-Bauart. Zu überlegen ist in diesem Zusammenhang, ob das JEDEC-Board den Großteil der vom Gleichspannungswandler erzeugten Wärme über die Leiterbahnen der obersten Lage oder über die Massefläche ableitet. Ebenso ist zu bedenken, ob das Gehäuse des Gleichspannungswandlers ein Verbinden der Pins mit den breiten Flächen zulässt oder ob die Pins nur mit den schmalen Leiterbahnen verbunden werden können.

Für die Gehäuse von Halbleiterbausteinen und ICs gibt es eine Vielzahl thermischer Angaben von R_θJA bis ψ_JT. Häufig wenden Entwickler diese Kennzahlen falsch an, wenn sie die Sperrschichttemperaturen in ihren Systemen abschätzen wollen. Letztendlich werden die thermischen Eigenschaften vom Leiterplatten-Layout und der Verwendung standardisierter, JEDEC-gemäßer thermischer Kenndaten bestimmt.

Literaturhinweise

[1] „TPS543C20 4-VIN to 16VIN, 40-A Stackable Synchronous Step-Down SWIFT™ Converter with Adaptive Internal Compensation.” Texas Instruments Datenblatt (SLUSCD4A), September 2017.
[2] Darvin Edwards and Hiep Nguyen: „Semiconductor and IC Package Thermal Metrics”, Texas Instruments Application Report (SPRA953C), April 2016.

* Peter Miller ist Systems Engineer bei Texas Instruments in Manchester, NH, USA.

* Rich Nowakowski ist Product Marketing Manager bei Texas Instruments in Dallas, TX, USA.

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