Dynamisches Gate-Stress-Verfahren (DGS) SiC-Leistungshalbleiter anwendungsnah prüfen

SiC-Bauelemente bieten eine höhere Wärmeleitfähigkeit und eignen sich daher für anspruchsvolle Anwendungen. Im Gegensatz zu Siliziumbauelementen weisen SiC-Bauelemente jedoch strukturelle Unterschiede auf. Das wirkt sich auf die Zuverlässigkeitsprüfungen aus.

SiC (Siliziumkarbid) hat sich als wichtiges Material auf dem Halbleitermarkt etabliert, da es eine Reihe hervorragender Eigenschaften besitzt. Im Vergleich zu Silizium bietet SiC eine höhere elektrische Durchbruchspannung, was zu einer verbesserten Leistung und Effizienz der Bauelemente führt. Außerdem ermöglicht es den Betrieb bei höheren Temperaturen, was die Wärmeableitung verbessert und die Zuverlässigkeit der Bauelemente erhöht.

Durch die hohe Wärmeleitfähigkeit von SiC können die Bauelemente auch unter anspruchsvollen Bedingungen effizient betrieben werden. Die hohe Schaltfrequenz von SiC-Bauteilen ermöglicht kleinere und leichtere Konstruktionen, was in vielen Anwendungen ein großer Vorteil ist. Aufgrund dieser Eigenschaften wird SiC in immer mehr Branchen wie der Elektromobilität, den erneuerbaren Energien, der industriellen Antriebstechnik und der Luft- und Raumfahrt eingesetzt.

Neue Zuverlässigkeitstests für SiC Leistungshalbleiter erforderlich

Für diese neuen SiC-basierten Bauteile müssen allerdings auch neue, spezifische Zuverlässigkeitstests entwickelt werden. Die vorhandenen Testverfahren für Siliziumbauteile können aufgrund der strukturellen Unterschiede zwischen SiC und Silizium auf atomarer Ebene nicht übernommen werden. SiC weist eine andere Kristallstruktur auf, was zu unterschiedlichen elektrischen und thermischen Eigenschaften führt. Ignoriert man diese Unterschiede und führt unverändert die Zuverlässigkeitstests von Siliziumbauteilen durch, können potenzielle Schwachstellen unentdeckt bleiben. Der Beitrag erläutert die Relevanz von neuen Zuverlässigkeitstests für SiC-basierte Leistungshalbleiter anhand des Dynamischen-Gate-Stress- (DGS-)Testverfahrens.

Der DGS-Test hat seinen Einsatzschwerpunkt bei SiC-FET (Feldeffekttransistoren). Bei diesem Testverfahren wird an den Prüfling ein Stresssignal in Form eines Rechtecksignals am Gate mit der maximalen und minimalen Gate-Spannung des DUT (Device Under Test) angelegt. Während der Stresszyklen wird der DUT durch aktives Temperieren auf die gewünschte Stresstemperatur geregelt. In definierten Abständen wird der Stress pausiert, um die Gate-Threshold-Spannung bei einem definierten Strom und den R_DSon des DUTs zu messen.

Bei den Testverfahren für Wide-Bandgap-Halbleiter gibt es erhebliche Unterschiede zwischen dynamischen und statischen Stressverfahren. Für das in diesem Artikel beschriebene Testverfahren wird ein Testsystem der SET GmbH verwendet. Die genauen Testspezifikationen werden anhand dieses Test-Setups erläutert und die resultierenden Messergebnisse mit Anwendungen aus der Praxis verglichen. Hierbei spielt auch der richtige Messablauf eine wichtige Rolle, um zuverlässige und reproduzierbare Messergebnisse zu erreichen. In diesem Zusammenhang wird auf die AQG324 der ECPE (European Center for Power Electronics) referenziert, die als Leitfaden und Richtlinie für neue Testverfahren für SiC-Bauteile in Europa gilt.

Dynamischer-Gate-Stress- (DGS-)Test: Funktionsweise und Messablauf

Beim DGS-Verfahren wird ein FET an seinen Drain- und Source-Kontakten auf das Massepotenzial verbunden und an seinem Gate-Kontakt gestresst (Bild 1). Das Stresssignal selbst ist in der AQG324 definiert. Die Parameter des Stresssignals setzten sich wie folgt zusammen: Die Amplitude des Rechteckssignals ist die maximale negative und positive Spannung, welche nach Spezifikation des gewünschten DUT anliegen darf. Die Anstiegszeit dV/dt am DUT sollte ohne Überschwinger 1 V/ns betragen und die Stressfrequenz sollte bei einem Duty Cycle von 20:80 größer als 50 kHz liegen. Die Stressdauer hängt von der Frequenz ab, da der Test anwendungsnah ist und die Schaltzyklen berücksichtigt werden. Gemäß AQG324 sollte die Stressdauer ≥10¹¹ Zyklen sein. Der Test wird bei einer konstanten Temperatur von zum Beispiel 25 °C durchgeführt.

Im Rahmen dieses Testverfahrens werden während der Stresspausen die Gate-Schwellenspannung und der R_DSon-Widerstand gemessen. Eine präzise Messung und das entsprechende Preconditioning-Verfahren sind dabei von großer Bedeutung. Das Preconditioning dient dazu sicherzustellen, dass der Zustand des Prüflings bei jeder Messung identisch ist und somit die Messergebnisse vergleichbar sind. Die AQG verweist in diesem Kontext auf die JEDEC JEP184, die den korrekten Ablauf der Messungen beschreibt. Dabei sollte die definierte Spannung am Gate entweder der empfohlenen Gate-Source-Nutzspannung oder der maximalen bzw. minimalen zulässigen Gate-Source-Spannung entsprechen.

Die Konditionierungszeit beträgt 100 ms. Nach dieser Zeitspanne sollte die Messung der Gate-Schwellenspannung zügig erfolgen, um mögliche Erholungseffekte zu minimieren. Ein Richtwert ist, dass in 10 ms die Messung erfolgen sollte. Durch diese Konfiguration wird eine konstante Elektronendichte im Kanal während der Messung gewährleistet und eine schnelle und reproduzierbare Punktmessung ermöglicht. Die abgebildete Oszilloskope-Aufnahme wurde mit einem DGS-System der Firma SET aufgenommen und wird zur Erläuterung des Messablaufs genutzt.

Der Messablauf im Detail

Der Kurvenverlauf in Bild 2 entspricht dem Gate-Signal. Zu Beginn sieht man die Stressphase bei -10 V bis 22 V bei 300 kHz, welche anschließend pausiert, da der Messablauf beginnt. Der Messablauf startet mit einem positiven Precondition Pulse von 22 V, welcher für 100 ms aufrecht gehalten wird. Im Nachgang wird die Gate-Spannung langsam runter „geramped“. In dieser Testphase wird der Strom I_Drain gemessen und auf einen gewissen Wert festgelegt, zum Beispiel 20 mA. Die 20 mA können zu Beginn der Testphase „V_th(down)“ fließen, da der FET durchgesteuert ist. Sobald die Gate-Spannung in die Nähe der Treshhold-Spannung kommt, schließt sich der FET langsam und der Strom, welcher bis jetzt komplett durch den FET fließen konnte, nimmt langsam ab. Wenn I_Drain einen definierten Stromwert erreicht hat, zum Beispiel 10 mA, wird die Gate-Spannung als V_th(down) abgespeichert.

Das gleiche Messverfahren wird für den negativen Bereich wiederholt: Hier liegt in diesem Fall eine minimale Gate-Spannung von -10 V für 100 ms an. Anschließend wird die Gate-Spannung langsam hoch-„geramped“ und bei 10 mA die V_th(up)-Spannung abgespeichert.

Nach Abschluss der V_th-Messungen wird der R_ds(on)-Widerstand des Prüflings vermessen. Hierfür wird ein verstellbarer Strom-Pulse über Drain-Source erzeugt. Dabei kann eine Stromstärke von 0 bis 15 A über eine Zeit von bis zu 10 ms definiert werden. Durch das Messen der abfallenden Spannung über Drain-Source wird der R_ds(on)-Widerstand ermittelt. Nach Abschluss dieser Messungen wird der dynamische Gate-Stress-Test fortgesetzt. Die erfolgreiche Durchführung dieses Verfahrens ist von entscheidender Bedeutung, um das Verhalten der SiC-Halbleiter unter Belastung genau zu charakterisieren und ihre Zuverlässigkeit zu gewährleisten.

DGS-Messergebnisse im Vergleich zu statischen Messungen beurteilen

Um die Notwendigkeit eines DGS-Tests zu evaluieren und diesen in Vergleich zu einem herkömmlichen statischen Testverfahren zu setzen, wurden umfangreiche Vergleichstests durchgeführt. Hierbei wurden herkömmliche 1200-V-SiC-MOSFETs mit einem R_DSon von 80 mOhm als Prüflinge verwendet. Diese MOSFETs gehören alle zur neuesten Generation und sind derzeit auf dem freien Markt erhältlich. Als Stressparameter für die folgenden Tests wurden aus den Datenblättern die jeweils maximal empfohlenen Gate-Spannungen bei einer Stressfrequenz von 100 kHz und einem Duty-Cycle von 50 Prozent genutzt. Der gesamte Prüfablauf wurde unter Laborbedingungen mit stabilen 25 °C durchgeführt.

Die Analyse der gewonnen Daten weist auf eine enorme Differenz zwischen den statischen und dynamischen Testverfahren hin (Bild 3). Insbesondere in Bezug auf den Drift der Gate-Schwellenspannung zeigt die grafische Darstellung bemerkenswerte Unterschiede. In den dynamischen Tests konnte nach 300 Giga-Cycles ein signifikanter Drift von über 4 V bei der Gate Threshold-Spannung festgestellt werden. Diese Auffälligkeit war bei den statischen Tests nicht zu beobachten. Betrachtet man, dass übliche MOSFETs einen Drift von ungefähr 0,5 V haben, so ist dieser Drift 700 Prozent höher als üblich. Dieser Anstieg kann bei vielen Schaltungen zu enormen Verschlechterungen bis hin zum Ausfall der Schaltung führen. SET hat diese Abweichungen bei den dynamischen Tests wiederholt feststellen können, in statischen Tests waren solch ein Drift nicht nachweisbar.

Weiterführend wurde eine Untersuchung zur Korrelation zwischen dem R_DSon-Widerstand und der Gate-Threshold-Spannung durchgeführt. Bild 4 illustriert einen deutlichen Zusammenhang zwischen dem Drift der Threshold-Spannung und dem R_DSon-Widerstand, basierend auf den Messergebnissen des ersten Tests im vorigen Bild. Dieser Befund wirft die Frage auf, ob diese Korrelation Auswirkungen in praktischen Anwendungen hat. Insbesondere ist zu beachten, dass durch den Drift die Verlustleistung der Halbleiterbauelemente ansteigt. Dies könnte in Elektrofahrzeugen beispielsweise die Reichweite beeinträchtigen und die Gesamteffizienz verringern. Jedoch muss die Auswirkung dieser Drifts immer von Fall zu Fall in der Anwendung beurteilt werden.

Um ein stetig besseres Verständnis für die Phänomene von SiC-Leistungshalbleitern zu bekommen, müssen sowohl DGS-Tests als auch alle anderen dynamischen Testverfahren weiterentwickelt und fortgesetzt werden. Speziell für die Modellbildung von Langzeitanalysen ist es unabdingbar, so viele Daten wie nur möglich zu sammeln, um zuverlässige Leistungshalbleiter für die Herausforderungen der Zukunft entwickeln zu können.

* Gabriel Lieser ist Head of Semiconductor R&D und Lukas Wolfrum ist Semiconductor Test Systems R&D. Beide arbeiten bei SET GmbH.

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